Semicustom Designflow
(Prof. Dr. Ulrich Brüning)  

Lecturer: Prof. Dr. Ulrich Brüning
Fr. 10:15 - 11:45 B6, 23-29, Gebäudeteil B, 3.OG, Raum B3.14

Beginning: 11.09.2009

Content:
In diesem Kurs werden Sie erfahren, welche Schritte nach der Spezifikation und dem RTL-Design (VL 'Hardwareentwurf und Simulation') erfolgen, um einen 'echten' Chip (ASIC) in die Produktion geben zu koennen.
Wir werden die Themen 'Synthese', 'Place&Route', 'Signalintegrity' und 'Static Timing Analysis (STA)' sowie verschiedene Methoden des Chipentwurfs behandeln, um sie dann direkt an einem Testchip in die Praxis umzusetzen.
Wir werden in diesem Kurs ein Design der laufenden Forschung zu einem fertigen Chip (Maskendarstellung) ueberfuehren und dabei neueste EDA (Electronic Design Automation) Tools und Halbleitertechnologien (65nm) benutzen.
Durch ein bislang einmaliges Abkommen (SEED-2002) mit dem weltgrößten EDA Tool Hersteller 'Cadence Design Systems' haben wir Zugriff auf die innovativsten und neuesten EDA Werkzeuge, die sonst i.Allg. nur der Industrie zur Verfuegung stehen.

Requirements:
Voraussetzungen sind die Vorlesung 'Hardwareentwurf und Simulation' und gute Kenntnisse der HDL Verilog.

Diese VL ist auf maximal 10 Teilnehmer beschraenkt, da wir projektorientiert arbeiten.
Fuer die Anmeldung schicken Sie bitte baldmoeglichst, aber spaetestens bis zum 04.09., eine Mail mit der Betreffzeile 'SCDF' an sven.kapferer {at} ziti.uni-heidelberg.de

Trainer: Sven Kapferer

Ein Termin für die Übung wird in den ersten Vorlesungen festgelegt.