Ruprecht-Karls-Universität Heidelberg


Evaluierung des OpenCores DDR3-SDRAM Controller

Project Report by Sven Nobis

Abstract:

In dem Projekt sollte die Evaluierung des OpenCores DDR3-SDRAM Controller durchgefuehrt werden. Dabei sollte die Frage geklaert werden, ob dieser Controller auf den EXTOLL-Karten genutzt werden kann um zwei DDR3-Speichermodule anzusprechen.

Die Analyse des Controllers hat gezeigt, dass zwei essentielle Komponenten nicht im Verilog-Code implementiert sind: Die Intialisierung des DRAMs und das Read- und Write-Leveling. Auch der Takt, mit dem der Speicher betrieben wird, entspricht nicht dem Standard. Eine Intialisierungsequenz wurde zwar im Rahmen des Projekts geschrieben, jedoch nur innerhalb einer TestBench.

Damit der Controller genutzt werden kann muessen also vorher die fehlenden Komponenten in Verlog implementiert werden. Auch eine Portierung vom FPGA Spartan-6 auf Virtex-6 muss noch erfolgen.

 

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